L'un des principaux intérêts de la diminution des dimensions du transistor est l'augmentation du rendement. Mais aujourd'hui, avec les technologies nanométriques, cette réduction s'accompagne d'un impact croissant des variations du processus de fabrication sur les circuits, pouvant dès lors faire chuter ce même rendement avec des spécifications non tenues. Au niveau temporel, on peut ramener ces effets à une probabilité plus élevée de violations des temps de maintien et d'établissement sur les bascules. Comme principale réponse face à ce problème, les marges de sécurité sont constamment augmentées, induisant un pessimisme excessif et ne permettant pas d'optimisation efficace. Cet article propose une méthodologie d'étude plus réaliste basée sur le concept d'analyse temporelle statique et statistique (SSTA) et de calcul de probabilités de violation. Les résultats obtenus sur un opérateur arithmétique en technologie 65 nm permettent de mettre en exergue les limitations des techniques actuelles, la nécessité d'adopter d'autres méthodes et le bénéfice de l'utilisation d'outils statistiques pour les technologies futures.