Post Layout Management of Delay Power Constraints in Submicronic CMOS Implementation - LIRMM - Laboratoire d’Informatique, de Robotique et de Microélectronique de Montpellier Accéder directement au contenu
Communication Dans Un Congrès Année : 1999

Post Layout Management of Delay Power Constraints in Submicronic CMOS Implementation

Domaines

Micro et nanotechnologies/Microélectronique

Nadine Azemard  : Connectez-vous pour contacter le contributeur

https://hal-lirmm.ccsd.cnrs.fr/lirmm-00244002

Soumis le : jeudi 7 février 2008-10:58:37

Dernière modification le : vendredi 24 mars 2023-14:52:49

Fichier non déposé

Dates et versions

lirmm-00244002 , version 1 (07-02-2008)

Identifiants

  • HAL Id : lirmm-00244002 , version 1

Citer

Nadine Azemard, Michel Aline, Daniel Auvergne. Post Layout Management of Delay Power Constraints in Submicronic CMOS Implementation. IWLS: International Workshop on Logic Synthesis, Jun 1999, Lake Tahoe, CA, United States. pp.198-201. ⟨lirmm-00244002⟩

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