Interconnect Capacitance Modelling in a VDSM CMOS Technology - LIRMM - Laboratoire d’Informatique, de Robotique et de Microélectronique de Montpellier
Chapitre D'ouvrage Année : 2002

Interconnect Capacitance Modelling in a VDSM CMOS Technology

David Bernard
  • Fonction : Auteur
ATMEL [Rousset]
Christian Landrault
  • Fonction : Auteur
  • PersonId : 845061
Conception et Test de Systèmes MICroélectroniques
Pascal Nouet
Conception et Test de Systèmes MICroélectroniques
CV

Résumé

This paper introduces a set of analytical formulations for 3D modelling of inter- and intra-layer capacitance. Based on real silicon data, we have developed and validated efficient and accurate analytical models that are an helpful alternative to lookup tables or numerical simulations.

Domaines

Micro et nanotechnologies/Microélectronique
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Soumis le : mardi 4 octobre 2022-17:12:53

Dernière modification le : vendredi 24 mars 2023-14:53:28

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Dates et versions

lirmm-00268482 , version 1 (04-10-2022)

Identifiants

Citer

David Bernard, Christian Landrault, Pascal Nouet. Interconnect Capacitance Modelling in a VDSM CMOS Technology. SOC Design Methodologies, 90, Kluwer Academic Publishers, pp.133-144, 2002, IFIP — The International Federation for Information Processing, 978-1-4757-6530-4. ⟨10.1007/978-0-387-35597-9_12⟩. ⟨lirmm-00268482⟩

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