CMOS Gate Sizing under Delay Constraint

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Communication dans un congrès
Springer. PATMOS: Power and Timing Modeling, Optimization and Simulation, Sep 2003, Turin, Italy. 12th International Workshop on Power And Timing Modeling, Optimization and Simulation, LNCS (2799), pp.60-69, 2003
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Contributeur : Christine Carvalho de Matos <>
Soumis le : jeudi 3 avril 2008 - 08:21:50
Dernière modification le : jeudi 11 janvier 2018 - 06:27:18

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  • HAL Id : lirmm-00269566, version 1

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Citation

Alexandre Verle, Xavier Michel, Philippe Maurine, Nadine Azemard, Daniel Auvergne. CMOS Gate Sizing under Delay Constraint. Springer. PATMOS: Power and Timing Modeling, Optimization and Simulation, Sep 2003, Turin, Italy. 12th International Workshop on Power And Timing Modeling, Optimization and Simulation, LNCS (2799), pp.60-69, 2003. 〈lirmm-00269566〉

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