Metric Definition for Circuit Speed Optimization

Type de document :
Communication dans un congrès
IWLS'03: 12th IEEE International Workshop on Logic Synthesis, California (USA), France. pp.P nd., 2003
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https://hal-lirmm.ccsd.cnrs.fr/lirmm-00269689
Contributeur : Christine Carvalho de Matos <>
Soumis le : jeudi 3 avril 2008 - 08:22:16
Dernière modification le : jeudi 11 janvier 2018 - 06:27:19

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  • HAL Id : lirmm-00269689, version 1

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Xavier Michel, Alexandre Verle, Philippe Maurine, Nadine Azemard, Daniel Auvergne. Metric Definition for Circuit Speed Optimization. IWLS'03: 12th IEEE International Workshop on Logic Synthesis, California (USA), France. pp.P nd., 2003. 〈lirmm-00269689〉

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