Étude des violations de temps d'établissement et de maintien dues aux variations du processus de fabrication dans un opérateur arithmétique

Résumé : La réduction des dimensions des circuits intégrés a toujours été faite au bénéfice de meilleures performances. Mais aujourd'hui, cette réduction s'accompagne d'un impact croissant des variations du processus de fabrication. Au niveau temporel, on peut ramener ces effets à une probabilité plus élevée de violations des temps de maintien et d'établissement au niveau des bascules. Actuellement, comme principale réponse face à ce problème, les marges de sécurité sont augmentées. Cet article propose une méthodologie d'étude basée sur le concept d'analyse statistique temporelle (SSTA) et de calculs de probabilité de violation. Les résultats obtenus, provenant de son application sur un opérateur arithmétique en technologie 65 nm, permettent d'avoir des informations beaucoup plus précises que celles données par les outils existants, permettant dès lors de meilleures optimisations et une baisse du pessimisme introduit par l'utilisation de marges de conception.
Type de document :
Communication dans un congrès
JNRDM'08 : Journées Nationales du Réseau Doctoral en Microélectronique, May 2008, pp.N/A, 2008, 〈http://www.u-bordeaux1.fr/jnrdm/〉
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Contributeur : Bettina Rebaud <>
Soumis le : vendredi 17 juillet 2009 - 10:58:14
Dernière modification le : jeudi 11 janvier 2018 - 06:27:18
Document(s) archivé(s) le : mercredi 22 septembre 2010 - 12:56:03

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Bettina Rebaud, Zeqin Wu, Marc Belleville, Christian Bernard, Michel Robert, et al.. Étude des violations de temps d'établissement et de maintien dues aux variations du processus de fabrication dans un opérateur arithmétique. JNRDM'08 : Journées Nationales du Réseau Doctoral en Microélectronique, May 2008, pp.N/A, 2008, 〈http://www.u-bordeaux1.fr/jnrdm/〉. 〈lirmm-00281175v2〉

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