SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores

Résumé : N/A
Type de document :
Article dans une revue
International Journal On Advances in Systems and Measurements, IARIA, 2010, 3 (1/2), pp.1-10
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Contributeur : Martine Peridier <>
Soumis le : vendredi 7 janvier 2011 - 15:49:38
Dernière modification le : jeudi 24 mai 2018 - 15:59:24

Identifiants

  • HAL Id : lirmm-00553567, version 1

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Citation

Julien Vial, Arnaud Virazel, Alberto Bosio, Luigi Dilillo, Patrick Girard, et al.. SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores. International Journal On Advances in Systems and Measurements, IARIA, 2010, 3 (1/2), pp.1-10. 〈lirmm-00553567〉

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