SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores - LIRMM - Laboratoire d’Informatique, de Robotique et de Microélectronique de Montpellier
Article Dans Une Revue International Journal On Advances in Systems and Measurements Année : 2010

SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores

Résumé

N/A

Domaines

Micro et nanotechnologies/Microélectronique

Martine Peridier  : Connectez-vous pour contacter le contributeur

https://hal-lirmm.ccsd.cnrs.fr/lirmm-00553567

Soumis le : vendredi 7 janvier 2011-15:49:38

Dernière modification le : vendredi 24 mars 2023-14:52:54

Fichier non déposé

Dates et versions

lirmm-00553567 , version 1 (07-01-2011)

Identifiants

  • HAL Id : lirmm-00553567 , version 1

Citer

Julien Vial, Arnaud Virazel, Alberto Bosio, Luigi Dilillo, Patrick Girard, et al.. SoC Yield Improvement - Using TMR Architectures for Manufacturing Defect Tolerance in Logic Cores. International Journal On Advances in Systems and Measurements, 2010, 3 (1/2), pp.1-10. ⟨lirmm-00553567⟩

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