Optimiser un additionneur en conception synchrone repose essentiellement sur une gestion toujours plus fine du calcul des retenues, au prix d'un coût surfacique toujours plus élevé. Ce papier introduit une famille d'additionneurs asynchrones CMOS reposant sur une autre approche : tirer parti de l'influence de la valeur des données sur la durée du calcul. Les architectures proposées ne sont pas fondamentalement nouvelles puisque basées sur les structures d'additions classiques mais elles proposent des performances supérieures à celles proposées par leurs homologues synchrones en s'attachant à la détection des configurations d'opérandes entraînant une simplification des chemins logiques et par conséquent une convergence plus rapide de l'algorithme. Afin de valider notre approche des opérateurs traitant des opérandes de 16 à 128bits ont été développés sur une technologie CMOS standard 0.35µm et ce, pour différentes contraintes de timing. Les résultats obtenus démontrent que l'exploitation de la dépendance aux données permet d'obtenir des additionneurs nettement plus petits et performants.