Une Famille d'Additionneur Asynchrones CMOS à Temps de Calcul Dépendant de Données

Résumé : Optimiser un additionneur en conception synchrone repose essentiellement sur une gestion toujours plus fine du calcul des retenues, au prix d'un coût surfacique toujours plus élevé. Ce papier introduit une famille d'additionneurs asynchrones CMOS reposant sur une autre approche : tirer parti de l'influence de la valeur des données sur la durée du calcul. Les architectures proposées ne sont pas fondamentalement nouvelles puisque basées sur les structures d'additions classiques mais elles proposent des performances supérieures à celles proposées par leurs homologues synchrones en s'attachant à la détection des configurations d'opérandes entraînant une simplification des chemins logiques et par conséquent une convergence plus rapide de l'algorithme. Afin de valider notre approche des opérateurs traitant des opérandes de 16 à 128bits ont été développés sur une technologie CMOS standard 0.35µm et ce, pour différentes contraintes de timing. Les résultats obtenus démontrent que l'exploitation de la dépendance aux données permet d'obtenir des additionneurs nettement plus petits et performants.
Type de document :
Communication dans un congrès
JNRDM: Journées Nationales du Réseau Doctoral de Microélectronique, May 2006, Rennes, France. 9ièmes Journées Nationales du Réseau Doctoral de Microélectronique, pp.469-472, 2006
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Contributeur : Christine Carvalho de Matos <>
Soumis le : lundi 2 octobre 2006 - 16:58:12
Dernière modification le : jeudi 11 janvier 2018 - 06:27:18
Document(s) archivé(s) le : lundi 5 avril 2010 - 23:59:48

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  • HAL Id : lirmm-00102842, version 1

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Citation

Robin Perrot, Nadine Azemard, Philippe Maurine. Une Famille d'Additionneur Asynchrones CMOS à Temps de Calcul Dépendant de Données. JNRDM: Journées Nationales du Réseau Doctoral de Microélectronique, May 2006, Rennes, France. 9ièmes Journées Nationales du Réseau Doctoral de Microélectronique, pp.469-472, 2006. 〈lirmm-00102842〉

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