Post-Layout Timing Simulation of CMOS Circuits

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IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, IEEE, 1993, 12 (8), pp.1170-1177
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Contributeur : Nadine Azemard <>
Soumis le : mardi 5 février 2008 - 10:38:18
Dernière modification le : mardi 23 octobre 2018 - 14:48:03

Identifiants

  • HAL Id : lirmm-00239206, version 1

Citation

Denis Deschacht, Michel Robert, Nadine Azemard, Daniel Auvergne. Post-Layout Timing Simulation of CMOS Circuits. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, IEEE, 1993, 12 (8), pp.1170-1177. 〈lirmm-00239206〉

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