La caractérisation complète des performances temporelles d'une bibliothèque CMOS nécessite un très grand nombre de simulations. Elles doivent être réalisées pour chaque dimension de cellule de chaque famille logique, pour diverses conditions de rampe d'entrée, de charge, de tension d'alimentation, de température et cela pour chaque front du temps de transition et du délai de commutation. Cela implique des milliers de simulations qui ne permettent d'obtenir qu'une représentation discrète des performances, limités à quelques points de variation par cellule. En étendant un modèle de type effort logique pour décrire les performances temporelles des structures CMOS nous montrons dans ce papier qu'il est possible de définir une représentation complète et continue des performances permettant de modéliser par une seule courbe les performances d'une famille logique. Nous décrivons la procédure de définition et de calibration des paramètres et validons cette représentation, sur une bibliothèque industrielle implantée dans une technologie CMOS 0.13µm, en comparant les valeurs obtenues sur ce modèle aux valeurs déduites de simulations électriques réalisées avec le modèle complet du fondeur.