Delay Bound Based CMOS Gate Sizing Technique

Type de document :
Communication dans un congrès
ISCAS'04: International Symposium on Circuits and Systems, May 2004, Vancouver (Canada), pp.189-192, 2004
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https://hal-lirmm.ccsd.cnrs.fr/lirmm-00108856
Contributeur : Christine Carvalho de Matos <>
Soumis le : lundi 23 octobre 2006 - 12:57:01
Dernière modification le : jeudi 11 janvier 2018 - 06:27:18

Identifiants

  • HAL Id : lirmm-00108856, version 1

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Citation

Alexandre Verle, Xavier Michel, Philippe Maurine, Nadine Azemard, Daniel Auvergne. Delay Bound Based CMOS Gate Sizing Technique. ISCAS'04: International Symposium on Circuits and Systems, May 2004, Vancouver (Canada), pp.189-192, 2004. 〈lirmm-00108856〉

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