Selective Gate Sizing for Delay/Power Performance Management

Type de document :
Communication dans un congrès
IWLAS'97: International Workshop on Logic and Architecture Synthesis, Dec 1997, Grenoble, France, pp.1-9, 1997
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https://hal-lirmm.ccsd.cnrs.fr/lirmm-00241374
Contributeur : Nadine Azemard <>
Soumis le : mercredi 6 février 2008 - 11:49:26
Dernière modification le : mardi 23 octobre 2018 - 14:48:03

Identifiants

  • HAL Id : lirmm-00241374, version 1

Citation

Séverine Cremoux, Nadine Azemard, Daniel Auvergne. Selective Gate Sizing for Delay/Power Performance Management. IWLAS'97: International Workshop on Logic and Architecture Synthesis, Dec 1997, Grenoble, France, pp.1-9, 1997. 〈lirmm-00241374〉

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