Selective Gate Sizing for Delay/Power Performance Management - LIRMM - Laboratoire d’Informatique, de Robotique et de Microélectronique de Montpellier Accéder directement au contenu
Communication Dans Un Congrès Année : 1997

Selective Gate Sizing for Delay/Power Performance Management

Domaines

Modélisation et simulation Micro et nanotechnologies/Microélectronique

Nadine Azemard  : Connectez-vous pour contacter le contributeur

https://hal-lirmm.ccsd.cnrs.fr/lirmm-00241374

Soumis le : mercredi 6 février 2008-11:49:26

Dernière modification le : vendredi 24 mars 2023-14:52:49

Fichier non déposé

Dates et versions

lirmm-00241374 , version 1 (06-02-2008)

Identifiants

  • HAL Id : lirmm-00241374 , version 1

Citer

Séverine Cremoux, Nadine Azemard, Daniel Auvergne. Selective Gate Sizing for Delay/Power Performance Management. IWLAS: International Workshop on Logic and Architecture Synthesis, Dec 1997, Grenoble, France. ⟨lirmm-00241374⟩

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