Post Layout Management of Delay Power Constraints in Submicronic CMOS Implementation

Type de document :
Communication dans un congrès
IWLS'99 : IEEE International Workshop on Logic Synthesis, Jun 1999, Granlibakken Resort, Lake Tahoe, CA, USA, pp.198-201, 1999
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Contributeur : Nadine Azemard <>
Soumis le : jeudi 7 février 2008 - 10:58:37
Dernière modification le : jeudi 11 janvier 2018 - 06:27:18

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  • HAL Id : lirmm-00244002, version 1

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Citation

Nadine Azemard, Michel Aline, Daniel Auvergne. Post Layout Management of Delay Power Constraints in Submicronic CMOS Implementation. IWLS'99 : IEEE International Workshop on Logic Synthesis, Jun 1999, Granlibakken Resort, Lake Tahoe, CA, USA, pp.198-201, 1999. 〈lirmm-00244002〉

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