Gate Sizing for Low Power Design

Type de document :
Communication dans un congrès
SoC Design Methodologies, 2002, Montpellier, France. Kluwer Academic Publishers, pp.301-312, 2002
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https://hal-lirmm.ccsd.cnrs.fr/lirmm-00268519
Contributeur : Christine Carvalho de Matos <>
Soumis le : mardi 1 avril 2008 - 09:27:38
Dernière modification le : jeudi 24 mai 2018 - 15:59:24

Identifiants

  • HAL Id : lirmm-00268519, version 1

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Citation

Nadine Azemard, Michel Aline, Philippe Maurine, Daniel Auvergne. Gate Sizing for Low Power Design. SoC Design Methodologies, 2002, Montpellier, France. Kluwer Academic Publishers, pp.301-312, 2002. 〈lirmm-00268519〉

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