Dimensionnement de Portes CMOS Sous Contrainte de Délai - LIRMM - Laboratoire d’Informatique, de Robotique et de Microélectronique de Montpellier Access content directly
Conference Papers Year : 2003

Dimensionnement de Portes CMOS Sous Contrainte de Délai

Abstract

Cet article adresse le problème de la distribution de contrainte de délai sur un chemin combinatoire CMOS. Nous définissons d'abord une méthode de détermination des limites de délai réalisables, caractérisant la structure. Ensuite nous définissons deux méthodes de distribution de contraintes que nous comparons à la méthode de distribution régulière de délais et aux résultats d'optimisation obtenus avec un outil industriel basé sur l'algorithme de Newton-Raphson. La validation est obtenue sur un process CMOS 0,25µm en comparant les différentes méthodes de distribution sur des circuits test.
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Dates and versions

lirmm-00269522 , version 1 (11-09-2019)

Identifiers

  • HAL Id : lirmm-00269522 , version 1

Cite

Alexandre Verle, Xavier Michel, Philippe Maurine, Nadine Azemard, Daniel Auvergne. Dimensionnement de Portes CMOS Sous Contrainte de Délai. FTFC: Faible Tension - Faible Consommation, May 2003, Paris, France. pp.111-117. ⟨lirmm-00269522⟩
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