An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs

Keywords : FPGA BIST Delay Testing
Type de document :
Article dans une revue
Journal of Electronic Testing, Springer Verlag, 2006, 22 (2), pp.161-172
Liste complète des métadonnées

https://hal-lirmm.ccsd.cnrs.fr/lirmm-00135456
Contributeur : Christian Landrault <>
Soumis le : mercredi 7 mars 2007 - 16:50:30
Dernière modification le : lundi 24 septembre 2018 - 11:34:02

Identifiants

  • HAL Id : lirmm-00135456, version 1

Collections

Citation

Patrick Girard, Serge Pravossoudovitch, Olivier Héron, Michel Renovell. An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs. Journal of Electronic Testing, Springer Verlag, 2006, 22 (2), pp.161-172. 〈lirmm-00135456〉

Partager

Métriques

Consultations de la notice

133