An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs - LIRMM - Laboratoire d’Informatique, de Robotique et de Microélectronique de Montpellier Accéder directement au contenu
Article Dans Une Revue Journal of Electronic Testing: : Theory and Applications Année : 2006

An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs

Mots clés

FPGA BIST Delay Testing

Domaines

Micro et nanotechnologies/Microélectronique

Christian Landrault  : Connectez-vous pour contacter le contributeur

https://hal-lirmm.ccsd.cnrs.fr/lirmm-00135456

Soumis le : mercredi 7 mars 2007-16:50:30

Dernière modification le : jeudi 4 avril 2024-03:27:15

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Dates et versions

lirmm-00135456 , version 1 (07-03-2007)

Identifiants

Citer

Patrick Girard, Serge Pravossoudovitch, Olivier Héron, Michel Renovell. An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs. Journal of Electronic Testing: : Theory and Applications, 2006, 22 (2), pp.161-172. ⟨10.1007/s10836-005-4631-1⟩. ⟨lirmm-00135456⟩

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