An IR-Drop Simulation Principle Oriented to Delay Testing

Abstract : This paper deals with delay fault simulation of logic circuits in the context of IR-drop induced delay. An original algorithm is proposed allowing to perform a per-cycle delay simulation of the logic Block Under Test (BUT) while taking into account the whole chip IR-drop impact on the simulated block. The simulation is based on a realistic resistive model of the Power Distribution Network (PDN).
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Communication dans un congrès
DCIS'12: 27th Conference on Design of Circuits and Integrated Systems, Nov 2012, Avignon, France. pp.404-409, 2012, 〈http://www.lirmm.fr/dcis2012/index.php〉
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Contributeur : Mariane Comte <>
Soumis le : lundi 25 mars 2013 - 11:35:14
Dernière modification le : jeudi 11 janvier 2018 - 02:08:12
Document(s) archivé(s) le : mercredi 26 juin 2013 - 04:01:41

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Marina Aparicio, Mariane Comte, Florence Azaïs, Yves Bertrand, Michel Renovell, et al.. An IR-Drop Simulation Principle Oriented to Delay Testing. DCIS'12: 27th Conference on Design of Circuits and Integrated Systems, Nov 2012, Avignon, France. pp.404-409, 2012, 〈http://www.lirmm.fr/dcis2012/index.php〉. 〈lirmm-00804254〉

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